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在FPGA芯片實(shí)現的DDS信號發(fā)生器已有一定的應用范圍，為獲得較寬的頻率輸出范圍，一般需要存儲相當數量的波形離散值，占用大量的芯片邏輯資源。這篇文章研究在存儲較少量的波形離散值的情況下，通過(guò)對系統時(shí)鐘進(jìn)行分頻，減小輸出頻率最小值，同時(shí)提高在低頻處的頻率分辨率，通過(guò)設定頻率控制字為存儲離散值個(gè)數的約數，保證輸出波形重構良好、頻率失真度低，節約芯片資源。本設計方案可輸出多種波形，其中方波占空比亦可調節，將幅度調節設計在模擬運放電路中，可對幅度進(jìn)行連續調節。整體設計軟件化、模塊化，易于調整和擴展。經(jīng)驗證，本設計方案可行，達到預期效果，有一定的工程指導意義和實(shí)用價(jià)值。